robinkrens.nl - git repository - cortex-from-scratch/blob - include/sys/mmap.h

   1 /* (CC-BY-NC-SA) ROBIN KRENS - ROBIN @ ROBINKRENS.NL
   2  *
   3  * $LOG$
   4  * 2019/7/20 - ROBIN KRENS
   5  * Initial version
   6  *
   7  * $DESCRIPTION$
   8  * Memory map for the Cortex-M3
   9  * Implementations vary among manufacturers. This one is
  10  * a STM32F013RC6. Addresses of peripherals vary amongst
  11  * manufacturers of boards with similar chips
  12  *
  13  * $USAGE$
  14  * These are volatile memory addresses of 32 bit. The macro's
  15  * MEM_VALUE and MEM_ADDR should used.
  16  * In case you want to use a address on the lside of a assigment
  17  * use volatile uint32_t * p = MEM_ADDR(0x20000000);
  18  *
  19  * */
  20
  21 #define OWRITE  0x01
  22 #define SETBIT  0x02
  23 #define CLRBIT  0x03
  24
  25 /* 64kB SRAM located at SRAM_OFFSET */
  26 #define SRAM_SIZE       0x00010000
  27 #define SRAM_OFFSET     0x20000000
  28
  29 /* Safety macro's to get the address or value */
  30 #define MEM_VALUE(addr) *((volatile uint32_t(*) (addr))
  31 #define MEM_ADDR(addr) ((volatile uint32_t *) (addr))
  32
  33 /* SYSTEM INFO AND DEBUG */
  34 #define MCU_ID MEM_ADDR(0xE000ED00)
  35 #define FLASH_MEM MEM_ADDR(0x1FFFF000)
  36
  37 /* POWER CONTROL REGISTERS */
  38 #define PWR_CR MEM_ADDR(0x40007000)
  39
  40 /* SYSTEM CONTROL BLOCK REGISTER */
  41 #define SCB_VTOR MEM_ADDR(0xE000ED08) // VECTOR TABLE
  42 #define SCB_VTOR_ST MEM_ADDR(0xE000ED04) // STATUS OF VECTOR
  43 #define SCB_CCR MEM_ADDR(0xE000ED14) // SET SOFTWARE TRAPS
  44
  45 /* NESTED VECTOR INTERRUPT CONTROL REGISTER */
  46 #define NVIC_ISER0 MEM_ADDR(0xE000E100) // interrupt set enable register
  47 #define NVIC_ISER1 MEM_ADDR(0xE000E104) // interrupt set enable register
  48 #define NVIC_ISER2 MEM_ADDR(0xE000E108) // interrupt set enable register
  49
  50 /* SYSTICK REGISTER */
  51 #define STK_CTRL MEM_ADDR(0xE000E010)
  52 #define STK_RELOAD MEM_ADDR(0xE000E014)
  53 #define STK_CALIB MEM_ADDR(0xE000E01C)
  54
  55 /* RESET AND CLOCK REGISTER */
  56 #define RCC_CR MEM_ADDR(0x40021000)
  57 #define RCC_CFGR MEM_ADDR(0x40021004)
  58 #define RCC_BDCR MEM_ADDR(0x40021020)
  59
  60 /* SYSTEM CONTROL REGISTER */
  61 #define SYSCTRL_RCC MEM_ADDR(0x40021000)
  62 #define RCC_AHBENR MEM_ADDR(0x40021014) // enable DMA1
  63 #define RCC_APB1ENR MEM_ADDR(0x4002101C) // register to enable I2C
  64 #define RCC_APB1RSTR MEM_ADDR(0x40021010) // register to reset I2C
  65 #define RCC_APB2ENR MEM_ADDR(0x40021018) // register to enable USART1
  66
  67 #define SYSCTRL_RIS MEM_ADDR(0x400FE050)
  68 #define SYSCTRL_RCGC1 MEM_ADDR(0x400FE104)
  69 #define SYSCTRL_RCGC2 MEM_ADDR(0x400FE108)
  70 #define GPIOPA_AFSEL MEM_ADDR(0x40004420)
  71
  72 #define GPIOA_CRH MEM_ADDR(0x40010804) // for USART1
  73 #define GPIOA_CRL MEM_ADDR(0x40010800) // for ADC1
  74 #define GPIOA_ODR MEM_ADDR(0x4001080C)
  75 #define GPIOB_CRL MEM_ADDR(0x40010C00) // low register (!) for I2C1
  76 #define GPIOB_CRH MEM_ADDR(0x40010C04) // high register for SPI2
  77 #define GPIOB_BSRR MEM_ADDR(0x40010C10)
  78 #define GPIOB_ODR MEM_ADDR(0x40010C0C)
  79 #define GPIOB_IDR MEM_ADDR(0x40010C08)
  80 #define GPIOC_CRL MEM_ADDR(0x40011000) // SPI2 uses D/CX (A0)
  81 #define GPIOC_CRH MEM_ADDR(0x40011004)
  82 #define GPIOC_ODR MEM_ADDR(0x4001100C)
  83
  84 #define GPIOD_CRL MEM_ADDR(0x40011400)
  85 #define GPIOD_ODR MEM_ADDR(0x4001140C)
  86
  87 #define AFIO_EVCR MEM_ADDR(0x40010000)
  88
  89 /* I2C REGISTERS */
  90 #define I2C_CR1 MEM_ADDR(0x40005400)
  91 #define I2C_CR2 MEM_ADDR(0x40005404)
  92 #define I2C_DR MEM_ADDR(0x40005410)
  93 #define I2C_SR1 MEM_ADDR(0x40005414)
  94 #define I2C_SR2 MEM_ADDR(0x40005418)
  95 #define I2C_CCR MEM_ADDR(0x4000541C)
  96 #define I2C_TRISE MEM_ADDR(0x40005420)
  97
  98 /* SPI2 REGISTERS */
  99 #define SPI2_CR1 MEM_ADDR(0x40003800)
 100 #define SPI2_CR2 MEM_ADDR(0x40003804)
 101 #define SPI2_SR MEM_ADDR(0x40003808)
 102 #define SPI2_DR MEM_ADDR(0x4000380C)
 103 #define SPI2_CFGR MEM_ADDR(0x4000381C)
 104 #define SPI2_PR MEM_ADDR(0x40003820)
 105
 106 /* EXTERNAL INTERRUPTS */
 107 #define EXTI_IMR MEM_ADDR(0x40010400)
 108 #define EXTI_RTSR MEM_ADDR(0x40010408)
 109
 110 /* UART1 REGISTERS */
 111 #define USART1_BASE MEM_ADDR(0x40013800)
 112 #define USART1_SR MEM_ADDR(0x40013800)
 113 #define USART1_DR MEM_ADDR(0x40013804)
 114 #define USART1_BRR MEM_ADDR(0x40013808)
 115 #define USART1_CR1 MEM_ADDR(0x4001380C)
 116 #define USART1_CR2 MEM_ADDR(0x40013810)
 117 #define USART1_CR3 MEM_ADDR(0x40013814)
 118
 119 /* REAL TIME CLOCK REGISTERS */
 120 #define RTC_CRH MEM_ADDR(0x40002800) // interrupts
 121 #define RTC_CRL MEM_ADDR(0x40002804)
 122 #define RTC_PRLL MEM_ADDR(0x4000280C)
 123 #define RTC_CNTH MEM_ADDR(0x40002818)
 124 #define RTC_CNTL MEM_ADDR(0x4000281C)
 125 /* BACKUP (CALIBR) REGISTERS */
 126 #define BKP_RTCCR MEM_ADDR(0x40006C2C) // RTC Calibration
 127
 128 /* TIMERS */
 129 #define TIM4_CR1 MEM_ADDR(0x40000800)
 130 #define TIM4_RCR MEM_ADDR(0x40000830)
 131 #define TIM4_ARR MEM_ADDR(0x4000082C)
 132 #define TIM4_EGR MEM_ADDR(0x40000814)
 133 #define TIM4_SR1 MEM_ADDR(0x40000810)
 134 #define TIM4_CCR1 MEM_ADDR(0x40000834)
 135 #define TIM4_CCR2 MEM_ADDR(0x40000838)
 136 #define TIM4_PSC MEM_ADDR(0x40000828)
 137 #define TIM4_SMCR MEM_ADDR(0x40000808)
 138 #define TIM4_CCER MEM_ADDR(0x40000820)
 139 //#define TIM1_BDTR MEM_ADDR(0x40000844)
 140 #define TIM4_CCMR1 MEM_ADDR(0x40000818)
 141 #define TIM4_DIER MEM_ADDR(0x4000080C)
 142
 143 /* ANALOG TO DIGITAL CONVERSION
 144  * (ADC1) */
 145 #define ADC1_SR1 MEM_ADDR(0x40012400)
 146 #define ADC1_CR1 MEM_ADDR(0x40012404)
 147 #define ADC1_CR2 MEM_ADDR(0x40012408)
 148 #define ADC1_SMPR2 MEM_ADDR(0x40012410)
 149 #define ADC1_HTR MEM_ADDR(0x40012424)
 150 #define ADC1_LTR MEM_ADDR(0x40012428)
 151 #define ADC1_SQR1 MEM_ADDR(0x4001242C)
 152 #define ADC1_SQR3 MEM_ADDR(0x40012434)
 153 #define ADC1_DR MEM_ADDR(0x4001244C)
 154
 155 /* DMA1 Channel 1 */
 156 #define DMA_IFCR MEM_ADDR(0x40020004)
 157 #define DMA_CCR1 MEM_ADDR(0x40020008)
 158 #define DMA_CPAR1 MEM_ADDR(0x40020010)
 159 #define DMA_CMAR1 MEM_ADDR(0x40020014)
 160 #define DMA_CNDTR1 MEM_ADDR(0x4002000C)
 161
 162
 163